乱用“端接”，，， ，， ，信号扑街
宣布时间：2020-06-08 13:42:47
高速先天生员--姜杰
残阳收尽最后一抹余晖，，， ，， ，暮色四合，，， ，， ，与天色一起阴晦下来的尚有雷工的心情：由于自己信心满满设计的时钟端接不但没有改善信号质量，，， ，， ，反而拖了后腿。。。。 。。事情还要从高速先生最新的一期短视频提及。。。。 。。
话说，，， ，， ，高速先生队长果真魅力非凡，，， ，， ，一个浅易易懂的比喻就把端接的基来源明确说的清清晰楚。。。。 。。
端接匹配的话题引起了雷工的兴趣，，， ，， ，看完视频意犹未尽，，， ，， ，自己还抽闲把几种常见的端接重新都学习了一遍。。。。 。�；；；；；；；；崾橇舾凶急傅娜�，，， ，， ，雷工在隔天的Layout设计中就遇到了体现的机会。。。。 。。
数据速率为2133Mbps的DDR3信号，，， ，， ，地址实时钟走线拓扑为一拖四、fly-by。。。。 。。在处置惩罚差分时钟的时间，，， ，， ，雷工在原理图上看到的除了端接电阻，，， ，， ，尚有一个并联在差分信号P/N中心的电容。。。。 。。
若是这个电容早两天泛起，，， ，， ，雷工预计还要纠结放在链路的哪个位置，，， ，， ，可是，，， ，， ，关于认真学过端接的他而言，，， ，， ，这已经不再是问题，，， ，， ，有端接电阻R，，， ，， ，又泛起电容C，，， ，， ，可不就是终端RC端接嘛！显着需要放在一起，，， ，， ，硬件攻城狮还要脱离绘图，，， ，， ，简直添枝加叶，，， ，， ，雷工绝不犹豫的把这个电容放在差分时钟的最后。。。。 。。走线完成之后发给高速先生仿真，，， ，， ，雷工洋洋自得，，， ，， ，坐等PASS。。。。 。。
高速先生带来了一好一坏两个新闻，，， ，， ，好新闻是雷工设计的时钟“端接”起了作用，，， ，， ，雷工的笑容最先绽放；；；；；；；；坏新闻是，，， ，， ，“端接”起了副作用，，， ，， ，拖垮了时钟信号，，， ，， ，雷工的笑容僵在了脸上。。。。 。。于是泛起了文章开头那略显伤感的一幕。。。。 。。
高速先生没有让雷工单独缭乱，，， ，， ，而是帮他仔细剖析了问题。。。。 。。要害就在于雷工所谓的“端接电容”并非RC端接的一部分，，， ，， ，着实，，， ，， ，它的主要作用是通过减缓驱动信号的上升沿从而减小源端反射，，， ，， ，应该靠近驱动芯片结构，，， ，， ，通常用于驱动较强的芯片。。。。 。。以是，，， ，， ，雷工需要做出的修改也很简朴，，， ，， ，就是把该电容由最后调解至驱动端。。。。 。。关于这个电容，，， ，， ，高速先生称之为“差分电容”，，， ，， ，之前也有专门的文章先容过。。。。 。。《DDR3系列之时钟信号的差分电容，，， ，， ，一样平常人我不告诉他！》
那么，，， ，， ，雷工原来想用来炫技的RC端接准确的翻开姿势又是怎样的呢？？ ？？？？？？RC端接，，， ，， ，又称AC端接，，， ，， ，常用于传输直流平衡信号的链路。。。。 。。关于单端信号，，， ，， ，RC端接方法是在古板的最后并联端接的基础上增添了一个电容，，， ，， ，最大的优点就是直流功耗较小，，， ，， ，同时也会阻止古板并联端接高电平被拉低或者低电平被抬高的征象。。。。 。。
关于差分信号的RC端接，，， ，， ，通常是在T型端接的基础上增添一个隔直流电容，，， ，， ，有些设计也会把R2省掉。。。。 。。
无论是单端信号，，， ，， ，照旧差分信号，，， ，， ，RC端接中的“C”都是为了切断直流通路，，， ，， ，而雷工遇到的并联在差分时钟P/N中心的电容显然不在此列。。。。 。。一番诠释之后，，， ，， ，雷工豁然爽朗，，， ，， ，最终，，， ，， ，凭证仿真建议将差分电容从终端调解到驱动端，，， ，， ，时钟波形随之改善，，， ，， ，并知足了SPEC要求。。。。 。。问题解决后，，， ，， ，雷工心头的阴霾一网打尽，，， ，， ，反思这次教训，，， ，， ，理论没吃透就贸然行事，，， ，， ，效果闹了笑话，，， ，， ，更觉自己的进阶之路任重而道远。。。。 。。
