为了节约AC电容打孔空间 ，， ，， ，你有没动过这个念头？？？？？？？？
宣布时间：2025-11-20 16:34:37
高速先天生员--姜杰
高速先生前不久一篇关于AC电容的文章《明知故问？？？？？？？？？？？？？？？？高速AC耦合电容挨得很近 ，， ，， ，串扰会不会很大……》 ，， ，， ，引起了不少粉丝的讨论 ，， ，， ，最近有热心读者发来这样一张图 ，， ，， ，询问这种节约空间的打孔方法是否可行？？？？？？？？
熟悉电源去耦电容设计的朋侪 ，， ，， ，一定看出来了这种扇出方法的灵感泉源：关于BGA结构相背面的去耦小电容 ，， ，， ，经常接纳这种过孔朝向管脚焊盘内部的方法 ，， ，， ，一来电容结构在BGA管脚正下方 ，， ，， ，节约了却构空间（事实 ，， ，， ，这个位置 ，， ，， ，不放去耦电容 ，， ，， ，别的器件也不敢乱放）；；；；；；；二来 ，， ，， ，电容只管靠近了用电管脚 ，， ，， ，电源、地管脚可以就近毗连响应的过孔 ，， ，， ，减小了回流路径 ，， ，， ，可谓一石二鸟。。。。。。。 。
细一琢磨 ，， ，， ，又以为那里差池劲 ，， ，， ，当设计工具由电源去耦电容 ，， ，， ，酿成高速信号的AC电容 ，， ，， ，这种要领是否同样适用？？？？？？？？
感受归感受 ，， ，， ，高速先生照旧习习用数听语言 ，， ，， ，建个模子仿真摸摸底。。。。。。。 。若是要领可行 ，， ，， ，虽然皆大欢喜 ，， ，， ，若是不可 ，， ，， ，也能搞清晰缘故原由。。。。。。。 。
这种AC电容扇出方法节约空间的要害 ，， ，， ，在于过孔打在电容的管脚焊盘之间 ，， ，， ，3D建模如下。。。。。。。 。
为了各人能看的更清晰 ，， ，， ，隐藏电容后的俯视图如下（下文简称via-in）：
关于速率25Gbps ，， ，， ，差分走线特征阻抗100欧的信号 ，， ，， ，该模子仿真效果的阻抗低点仅为81.49欧姆 ，， ，， ，显然不太漂亮。。。。。。。 。
坚持其它条件稳固 ，， ，， ，调解扇出过孔的位置：将打在电容管脚焊盘之间的过孔移到电容外部（下文简称via-out）。。。。。。。 。
阻抗仿真效果如下 ，， ，， ，最低值大幅提升至94欧！
仔细的网友会问了 ，， ，， ，为啥过孔打在电容焊盘外部的阻抗曲线会泛起两个低点？？？？？？？？比照模子就能看出 ，， ，， ，图中的两个阻抗低点 ，， ，， ，一个对应过孔 ，， ，， ，一个对应AC电容 ，， ，， ，虽然这两处都有做反焊盘优化 ，， ，， ，事实离100欧的目的还差那么一些。。。。。。。 。
比照via-in和via-out两种方法阻抗一连性的另外一个指标—回波消耗 ，， ，， ，可以看出同样的趋势 ，， ，， ，via-in的回损显着比via-out的差。。。。。。。 。
为什么via-in的阻抗跌的这么厉害呢？？？？？？？？正常情形下（via-out） ，， ，， ，信号从电容的管脚1进入后 ，， ，， ，经由电容本体 ，， ，， ，从管脚2脱离 ，， ，， ，最后进入换层过孔。。。。。。。 。
至于via-in的信号流向剖析 ，， ，， ，熟悉高速先生文章的朋侪一定会记得 ，， ，， ，之前我们先容过从场的角度看问题。。。。。。。 。高速先生这里先卖个关子 ，， ，， ，咱们答题区见……
